WAFER PROCESS SOLUTIONS

Leading the Way for Technology Transitions

Example of FinFET transistor structure

FinFET Transistor Structure

トランジスタ(チップの「頭脳」)は小さなスイッチで、電気の流れを制御します。1個の集積回路に文字通り何十億ものスイッチがあります。より小さく、よりパワフルな電子部品が求められている中、3D FinFET などの新しいトランジスタ・アーキテクチャの開発やメタルゲート/High-k などの特殊材料の使用が進められています。これらにより 今後もデバイス形状は小型化してゆくことになるでしょう。最新のトランジスタのサイズは原子レベルになっており、製造がきわめて難しくなっています。要求された精度と制御を備えた構造体を製造できなければデバイスの性能に影響します。

  Process Technology Products
Etch Conductor Etch Reactive Ion Etch, ALE Kiyo family
Dielectric Etch Reactive Ion Etch Flex family
Deposition Metal Films CVD, ALD (Tungsten) ALTUS family
Dielectric Films PECVD, ALD VECTOR family
  Gapfill HDP-CVD SPEED family
Hardmask Films PECVD, ALD VECTOR family
Film Treatment UVTP SOLA family
Strip & Clean Photoresist Removal Dry Strip GAMMA family
Wafer Cleaning Wet Clean EOS, DV-Prime
Bevel Cleaning Dry Plasma Clean Coronus family

 

Example of copper interconnect structure

Copper Interconnect Structure

相互接続は、チップに乗せる数十億の個別コンポーネント(トランジスタ、キャパシタなど)を微細配線で接続します。

デバイスが小型化、高密度化するにつれて、より精巧な相互接続が求められるようになり、すべてを接続することが難しくなっています。材料接続の抵抗を最小限にする、絶縁度が高い新絶縁材料と新技術が求められています。

最新の高性能電子デバイス、高度な相互接続構造を実現するためには、幅が狭く複雑な膜層が要求され、そのためにはプロセスの柔軟性と精密さがますます重要になります。

  Process Technology Products
Etch Conductor Etch Reactive Ion Etch, ALE Kiyo family
    Versys Metal family
Dielectric Etch Reactive Ion Etch Flex family
Deposition
Metal Films ECD (Copper) SABRE family
  CVD, ALD (Tungsten) ALTUS family
Dielectric Films PECVD, ALD VECTOR family
  Gapfill HDP-CVD SPEED family
Hardmask Films PECVD, ALD VECTOR family
Film Treatment UVTP SOLA family
Strip & Clean Photoresist Removal Dry Strip GAMMA family
Wafer Cleaning Wet Clean EOS, Da Vinci, DV-Prime
Bevel Cleaning Dry Plasma Clean Coronus family

 

Example of multiple patterning process steps

Multiple Patterning Process Steps

パターニングとは、マスクのようなステンシルまたはブループリントを使用して集積回路の微細で複雑な特性を定義する一連のステップをいいます。

世代が新しくなるごとにデバイス寸法は縮小し続けます。 先進構造では、あまりに小さいため従来のパターニングおよびリソグラフィーでは製造不可能です。そのため、対策として2重あるいは4重のパターニングなどの技法が使用されています。

これらの方法でリソグラフィーの制約は緩和されたものの、必要とされる細密な機能部分を正確に製造するための極めて高度な精密さと高品質な膜に対する新たなるニーズを生み出しました。

  Process Technology Products
Etch Conductor Etch Reactive Ion Etch, ALE Kiyo family
Dielectric Etch Reactive Ion Etch Flex family
Deposition Dielectric Films PECVD, ALD VECTOR family
Hardmask Films PECVD, ALD VECTOR family
Strip & Clean Photoresist Removal Dry Strip GAMMA family
Wafer Cleaning Wet Clean EOS, DV-Prime
Bevel Cleaning Dry Plasma Clean Coronus family

 

3D NAND Memory Structure

メモリ・セル - 電子テータを格納するチップ部品には短期揮発性(DRAMなど)と長期非揮発性(フラッシュなど)のストレージ・タイプがあります。

大容量のデータをコンパクトに保存する必要がある消費者向けモバイル製品では今後もフラッシュ・メモリの需要が高まると考えられます。保存容量を増やす上ではデバイスの密度を上げる必要がありますがこれを実現するアプローチのひとつに3Dアーキテクチャがあります。これはとりわけNANDフラッシュで採用されています

これらの3D構造体では同時に多数のメモリを作成しなければなりませんが、ごく小さなエラーが大きな結果を引き起こすことがあるため、非常に高度な精密さとプロセス再現性の制御が必要となります。

  Process Technology Products
Etch Conductor Etch Reactive Ion Etch, ALE Kiyo family
Dielectric Etch Reactive Ion Etch Flex family
Deposition Metal Films ECD (Copper) SABRE family
  CVD, ALD (Tungsten) ALTUS family
Dielectric Films PECVD, ALD VECTOR family
  Gapfill HDP-CVD SPEED family
Strip & Clean Photoresist Removal Dry Strip GAMMA family
Wafer Cleaning Wet Clean EOS, DV-Prime, Da Vinci
Bevel Cleaning Dry Plasma Clean Coronus family

 

Through-Silicon Via (TSV)

パッケージングとは、完成したチップの周囲に保護エンクロージャを形成し、入出力用の外部接続部を作成するプロセスです。

モバイル電子機器のさらなる小型化、高速化、パワフル化を求める消費者の要求により、チップ・レベルあるいはウエハー・レベルのパッケージング(WLP)など、従来の方式にとって代わるパッケージング手法の開発が進められています。その技術のひとつがシリコン貫通ビア(TSV)で、これはチップ・スタックを接続する金属の導電ピラーです。ただしこれらの方法はその加工工程にさまざまな課題を提起しています。例えば、フィーチャ形状、複数の材料タイプ、厳格なサーマル・バジェットなどです。

  Process Technology Products
Etch TSV Etch Deep RIE Syndion family
Deposition Metal Films ECD (Copper & Other) SABRE 3D
  CVD, ALD (Tungsten) ALTUS family
Dielectric Films PECVD VECTOR 3D
Strip & Clean
Photoresist Removal Dry Strip GAMMA family
Wafer Cleaning Wet Clean SP Series