ALTUS系列产品

行业挑战

随着半导体制造商移转到更小尺寸的制程节点，接点金属化制程也面临了严苛的微缩和整合挑战，例如需最小化接点电阻，以满足先进器件较低功耗与高速度的要求。

对于纳米级结构，利用传统的CVD进行钨（W）的完全填充时，会受到传统的阻隔层（barrier）薄膜和沉积技术的过度限制。 这使特征结构开口会在完全填充之前提早关闭，而导致空隙、较高的电阻和接点失效。 即使完全填充较小尺寸的特征结构，也会因为钨含量少而造成较高的接点电阻。

先进存储器和逻辑器件需要能实现完全、无缺陷的钨填充沉积技术，并同时降低钨块的电阻。 为改善接点填充并降低接点电阻，良好的阻隔层阶梯覆盖及更小厚度（相较于物理气相沉积/ CVD 阻隔）的较低电阻率都是必需的。

对更先进计算能力的需求正在大幅增加，当今的芯片制造商正在规模化竞争中不断突破可能的界限。

为什么选择钼

为满足 NAND、DRAM 和逻辑特征的要求，需要不同的沉积技术。 传统的金属化方案无法满足这些微缩要求，因此行业正在所有三种前沿 IC 器件类型中实施钼（Mo）金属化。

但是，要使钼在使用 ALD 的设备中进行制造变得可行，需要进行重大创新。 这些挑战包括： 能够施加高温，实现先进的反应器和工艺序列设计，能够精确控制晶圆温度，并通过各种化学处理提供钼固体前体的批量输送。

有关更多信息，请访问“金属化解决方案”页面

主要客户利益

• 四站模块（QSM）架构，通过对衬垫和块体进行顺序处理和多温度沉积，可实现工艺灵活性和高生产率
• 先进的 ALD 填充技术
• 采用高温真空夹紧陶瓷基座进行晶圆弯曲管理，可实现出色的热均匀性且无背面沉积
• 用于前体输送的辅助间升华柜，可减少晶圆厂占地面积并实现不间断地更换前体安瓿
• 使用创新的高级化学刻蚀（ACE）进行集成清洁
• 多站、多温度顺序或批量工艺
• 热和等离子钼 ALD
• 电容耦合等离子体（CCP）和远程等离子体预处理选项
• 平台配置灵活性
• 业界标竿的钨薄膜制程生产力
• 利用泛林集团的脉冲式成核层（pulsed nucleation layer，PNL）原子层沉积制程（ALD）制程产生成核层（nucleation layer），并以专利的多站序列式沉积（MSSD）架构实现原位块体CVD填充制程
• 利用ALD制程来减少薄膜厚度，以降低较薄的钨薄膜的整体电阻率，并改变CVD制程的块体填充的晶格生长方式
• 为实现先进3D NAND和DRAM设计的低氟、低应力钨填充制程
• 通过在氮化钨（WN）薄膜沉积中采用ALD制程，能以较薄的厚度（相较于传统的阻隔层）实现高的阶梯覆盖率。