ALTUSシリーズ製品

半導体メーカが微細な技術ノードに進むにつれ、タングステンコンタクトのメタライズ工程は微細化の面でもプロセスインテグレーションの面でも一段と難しくなります。
先端デバイスとして求められる高速処理と低消費電力を達成するために、コンタクトの電気抵抗をできるだけ下げる必要があります。ところがナノメートル（nm）の世界では従来のCVDではその成膜方法に由来するバリア膜のオーバーハングが生じてしまい、これがタングステン（W）を完全に埋め込む上での妨げとなります。その結果、埋め込みが完了する前に開口が閉じてボイドが出来るなど電気抵抗が高く、不完全なコンタクトになってしまいます。埋め込みが完全であっても、このような微細なコンタクトはタングステンの量が微少なのでコンタクト抵抗は高くなりがちなのです。先端メモリやロジックの製造には完全で無欠陥のタングステン埋め込みで、かつタングステンの抵抗を低く抑える成膜技術が必要です。コンタクト抵抗が低く、より良質な埋め込みを得るにはバリアステップカバレージが高く、薄い膜厚（PVD／CVDのバリア膜と比較して）でも電気抵抗が低い状態を実現しなければ成りません。