패터닝은 매우 작고 복잡한 집적 회로 피처를 만드는 공정 단계(노광, 증착, 식각 포함)를 거칩니다. 새로운 세대가 나올 때마다 소자 치수는 작아집니다. 고급 구조물의 경우 이러한 피처 크기가 너무 작고 조밀하기 때문에 칩의 복잡한 세부 디자인을 마스크 “템플릿”에서 웨이퍼로 옮기는 단계인 기존의 노광으로는 어려울 수 있습니다. 이를 보완하기 위해 칩 제조업체들은 여러 마스크와 공정 세트가 포함되어 있는 2중/4중 및 스페이서 기반 패터닝 같은 고급 기법을 사용합니다. 이렇게 해서 노광 한계를 극복하더라도 작고 조밀한 피처를 정확하게 생산하기 위해서는 뛰어난 공정 정밀도와 양질의 막이 필요합니다.
램리서치 솔루션
패터닝
CORONUS 제품군
Coronus 시스템은 웨이퍼 베벨 엣지에 중점을 두어 전반적인 수율을 높입니다. 반도체 공정 진행 시 웨이퍼 가장자리를 따라 잔여물과 거칠기가 누적됩니다. 이는 웨이퍼의 다른 영역으로 떨어져 날리면 장치의 고장을 유발하는 결함을 발생시킬 수 있습니다. Coronus 식각 제품은 웨이퍼 베벨에 있는 잔여물을 제거하고 Coronus 증착 제품은 웨이퍼 베벨이 손상되지 않도록 보호합니다.
DV-Prime & Da Vinci 제품군
제조 전반에 걸쳐 웨이퍼 세정의 여러 단계를 높은 생산성으로 처리하는 데 필요한 공정 유연성을 갖추고 있습니다.
EOS 제품군
램리서치의 고급 습식 세정 제품은 점차 까다로워지는 고처리량 분야에서 온웨이퍼(on-wafer) 결함을 크게 줄입니다.
Fabtex™ Yield Optimizer
Fabtex™ Yield Optimizer is a cutting-edge software platform designed to help semiconductor foundries accelerate yield ramp and improve high-volume manufacturing performance.
FLEX 제품군
램리서치의 유전체 식각 시스템은 용도에 맞춘 기능 덕분에 고급 소자의 까다로운 구조를 다양하게 만들 수 있습니다.
GAMMA 제품군
폭넓은 주요 포토레지스트 제거 분야에 필요한 공정 유연성을 갖췄습니다.
KIYO 제품군
시장을 선도하는 램리서치의 전도체 식각 제품은 주요 소자 피처(feature)에 요구되는 고성능 정밀도와 제어력이 특징입니다.
METRYX 제품군
램리서치의 질량 계측 시스템에는 3차원 소자 구조의 첨단 공정 모니터링과 제어에 필요한 밀리그램 미만 단위의 측정 기능이 있습니다.
Reliant Clean 제품
램리서치의 Reliant 세정 제품군은 특수 기술의 로드맵을 지원하고 제조 시설의 생산 수명을 연장하는 솔루션을 제공합니다.
Reliant Deposition 제품
램리서치의 Reliant 증착 제품군은 특수 기술의 로드맵을 지원하고 제조 시설의 생산 수명을 연장하는 솔루션을 제공합니다.
고선택비 식각 제품군
획기적인 고선택비 식각 장비 포트폴리오는 3D 구조와 첨단 로직 및 파운드리 애플리케이션을 위한 옹스트롬(Å) 수준의 정밀도와 초고도 선택비 기반의 역량으로 등방성 식각을 지원합니다.
SEMulator3D
SEMulator3D®는 광범위한 기술 개발 역량을 갖춘 반도체 공정 모델링 플랫폼입니다.
SENSE.I 제품군
램리서치의 최신 식각 플랫폼은 컴팩트한 고밀도 구조에 누구도 따라올 수 없는 시스템 지능을 갖추고 있어 공정 성능을 최고의 생산성으로 구현합니다.
Striker 제품군
첨단 ALD 기술을 사용하여 나노 수준의 피처가 있는 고급 소자의 주요 공정을 완벽하게 제어하는 유전막을 제공합니다.
VECTOR 제품군
램리서치의 PECVD 제품군은 광범위한 소자 분야에서 높은 생산성으로 고정밀 유전막 증착을 실현합니다.
VERSYS METAL 제품군
이 금속 식각 제품은 전기 연결 및 금속 하드마스크 분야에서 높은 생산성으로 공정을 완벽하게 제어합니다.
Related Blog Posts
Improving Line Edge Roughness Using Virtual Fabrication
Line edge roughness (LER) is a variation in the width of a lithographic pattern along one edge of a structure inside a chip. Line edge roughness can be a critical variation source and defect mechanism in advanced logic and memory devices, and can lead to poor device performance or even device failure [1~3]. Deposition-etch cycling is an effective technique to reduce line edge roughness. In this study, we demonstrate how virtual fabrication can provide guidance on how to perform deposition/etch cycling in order to reduce LER.
Virtual Exploration of Novel Vertical DRAM Architectures
In this article, we demonstrate a pathfinding technique for a novel Vertical DRAM technology. First, we identify important process parameters (defined by current semiconductor production equipment capabilities) that strongly impact yield. By using a virtual model, we then perform experimental optimization of the Vertical DRAM device across specific target ranges, to help predict and improve the yield of this next generation product.