Strukturierungsanwendungen involvieren eine Reihe von Prozessschritten – einschließlich Fotolithographie, Abscheidung und Ätzen –, durch welche extrem winzige und komplexe Strukturen (Features) auf Integrierten Schaltkreisen (IC) erzeugt werden. Mit jeder neuen Generation schrumpfen die Dimensionen der Bauelemente weiter. Bei den höchst entwickelten Strukturen können die Strukturbreiten so eng oder so dicht gepackt sein, dass konventionelle Lithographie – der Schritt, der komplexe Chipdesigns von der Fotomaske auf den Wafer transferiert – nicht mehr verwendet werden kann. Daher kommen vermehrt neue Ansätze mit doppelten oder vierfachen Abstandhaltern (double/quadruple und spacer-based patterning) und Technologien mit multiplen Masken und Prozessen zum Einsatz. Diese Ansätze, die dazu beitragen, die Limitierungen in der Lithographie zu lösen, erfordern wiederum höchste Prozessgenauigkeit und Qualität der Filmschichten, um die engen und dichten Strukturen genauestens herstellen zu können.
Unsere Lösungen
Der Schwerpunkt der Coronus-Systeme liegt auf der Schrägkante und damit auf der Verbesserung der Ausbeute insgesamt. Die Halbleiterverarbeitung kann das Anhäufen von Rückständen sowie die Entstehung rauer Oberflächen entlang dem Waferrand bewirken, von dem aus die Rückstände abblättern, in andere Bereiche abdriften und Defekte verursachen können, die einen Geräteausfall zur Folge haben. Coronus-Ätzprodukte entfernen diese Rückstände auf den Rändern und Coronus Deposition schützt den Waferrand vor Beschädigungen.
Unsere Reliant-Abscheidungsprodukte unterstützen Roadmaps für Spezialtechnologien und verlängern die produktive Lebensdauer von Fabs.
Line edge roughness (LER) is a variation in the width of a lithographic pattern along one edge of a structure inside a chip. Line edge roughness can be a critical variation source and defect mechanism in advanced logic and memory devices, and can lead to poor device performance or even device failure [1~3]. Deposition-etch cycling is an effective technique to reduce line edge roughness. In this study, we demonstrate how virtual fabrication can provide guidance on how to perform deposition/etch cycling in order to reduce LER.
In this article, we demonstrate a pathfinding technique for a novel Vertical DRAM technology. First, we identify important process parameters (defined by current semiconductor production equipment capabilities) that strongly impact yield. By using a virtual model, we then perform experimental optimization of the Vertical DRAM device across specific target ranges, to help predict and improve the yield of this next generation product.