パターニングは露光(リソグラフィ)、成膜、エッチングの3つのステップから成り、ICを構成する極微小で複雑なパターンを形成する工程です。技術世代が新しくなる度にデバイスのパターン寸法は小さくなります。最先端のデバイスではパターン寸法や隣接パターンとの間隔が狭くなりすぎて、従来のリソグラフィ(マスクと呼ばれる原板に描かれた微細パターンをウェハに露光転写する工程)では対応出来なくなっています。これを補うために、半導体メーカはダブル/4重パターニングやスペーサ式パターニングなどの高度な手法を用いています。ここでは一層のパターン形成に複数枚のマスクを使用し、露光・成膜・エッチングの3点セットを複数回繰り返す必要があるのです。これで確かにリソグラフィの制約は緩和されるのですが、その一方で、精細で高密度のパターンを正確に形成するためには、これまでなく高度なプロセス精度と薄膜品質が求められるようになっています。
ラムリサーチのソリューション
Line edge roughness (LER) is a variation in the width of a lithographic pattern along one edge of a structure inside a chip. Line edge roughness can be a critical variation source and defect mechanism in advanced logic and memory devices, and can lead to poor device performance or even device failure [1~3]. Deposition-etch cycling is an effective technique to reduce line edge roughness. In this study, we demonstrate how virtual fabrication can provide guidance on how to perform deposition/etch cycling in order to reduce LER.
In this article, we demonstrate a pathfinding technique for a novel Vertical DRAM technology. First, we identify important process parameters (defined by current semiconductor production equipment capabilities) that strongly impact yield. By using a virtual model, we then perform experimental optimization of the Vertical DRAM device across specific target ranges, to help predict and improve the yield of this next generation product.